現代の半導体の製造は 単純な質問から始まります 単一のウエファーにどれだけのチップを製造できるのか?
最も簡単な方法は,ウエファー面積をチップ面積で割ることですが,ウエファー幾何学,エッジ排除,欠陥密度,生産量は300mm シリコンやSiCウエフラー費用や生産計画,設計最適化には不可欠です.
この記事では,ウエファーチップ数計算の原理を説明し,実用的な式を示し,半導体産業で使用される学術的出力モデルを紹介します.
ワッフルあたりチップの数を知ることは,次のことを決定するのに役立ちます.
製造コスト
生産量
ワッフル1個あたりの予想収益
梱包と試験要件
チップのサイズとレイアウトの設計トレードオフ
先進的なウエファでは,正確なチップ数推定が収益性とエンジニアリング決定に直接影響します.
ワッフルは円形ですが,チップは通常は四角形または長方形です.四角形が円を完璧にタイルすることはできませんので,辺付近の部分的なチップは捨てられます.したがって,使用可能なウエフの面積は,ウエフの総面積よりも常にわずかに小さい..
一般的に用いられる近似式は:
N ≈ (π × D2) / (4 × A) - (π × D) /sqrt(2 × A)
どこに:
N = 全型マースの推定数
D = ワッフル直径
A = チップ面積
最初の項は,エッジを無視した理想の数を推定し,第2項はエッジ損失を修正します.
製造者は,リトグラフィーの歪み,パターンの不安定性,または結晶の縁の欠陥のために,エッジ除外として知られる,ウエファーエッジの近くで使用されないリングを残します.
典型的な縁の排除値:
300mm Si ワッフル: 3~5mm
SiCウエーファー: 5~10mm
効果的なワッフル直径は次のようになります.
D_eff = D - 2 × E
辺の除外です.
与えられた:
ワッフル直径: 300 mm
エンド除外: 3mm
チップサイズ: 15 mm × 15 mm
チップ面積:A = 225 mm2
ステップ1: 切切直径
D_eff = 300 - 2 × 3 = 294 mm
ステップ2: 公式に接続
N ≈ (π × 2942) / (4 × 225) - (π × 294) / sqrt ((2 × 225)
ステップ3: 値を計算する
1項: (π × 2942) / 900 ≈ 301
2項目: (π × 294) / sqrt ((450) ≈ 27.5
N ≈ 301 - 27.5 ≈ 274 チップス
274 枚 の チップ を 含ん で いる と も,すべて の チップ が 正しく 機能 する こと は でき ませ ん.微小 の 微小 の 微小 な 傷 や 格子 の 不完全 な 部分 の よう な 欠陥 が 生産 を 低下 さ せる の です.
産出モデルでは,エンジニアが 1 つのウエファーごとに使えるチップを推定することができます.
Y = e^(-A × D0)
どこに:
Y = 収益性
A = チップ面積 (cm2)
D0 = 欠陥密度 (cm2あたりの欠陥)
このモデルはランダムな独立した欠陥を仮定し,出力の下限を提供します.
Y = ((1 - e^(-A × D0)) / (A × D0)) 2
欠陥のクラスタリングは 攻撃性が低い
Y = (1 + (A × D0)/α) ^(-α)
ここでαは欠陥クラスタリングを定量化します
仮説として
A = 0.225cm2
D0 = 0.003 欠陥/cm2
ポイスンモデル:
Y ≈ e^(-0.225 × 0.003) ≈ 0.9993
リアルな98%の生産性のために,使用可能なチップは:
N_good ≈ 274 × 0.98 ≈ 268チップ
ワッファーの弓,曲線,または厚さの変化
リトグラフィーの縁規則
欠陥ホットスポット
レティクルサイズ制限
複数のプロジェクト用ウエフラー
デイ・アスペクト比
製造機はしばしば チップマップを作成し テスト後に合格するか失敗するかを示します
チップ面積が増加するにつれて 生産量は指数関数的に減少します
小型のチップ → 欠陥の可能性が低い → 生産量が高い
より大きな電源装置 → より少ない出力 → より高いコスト
SiCのような広帯域材料では,欠陥密度が主なコスト要因である.
円盤にどれだけのチップが 収まるかを計算するには 几何学,材料科学,確率論を組み合わせます
主要な要因
ワッフル直径と縁を除く
チップ面積と配置
欠陥密度とクラスタリング
これらの原理を理解することで エンジニアや購入者は ウェーバーの性能を予測し 費用を推定し 設計を最適化できます ウェーバーのサイズが増加し SiC のような高度な材料が使用されるにつれて精度の高いチップ数と 生産率予測は さらに重要になります.
現代の半導体の製造は 単純な質問から始まります 単一のウエファーにどれだけのチップを製造できるのか?
最も簡単な方法は,ウエファー面積をチップ面積で割ることですが,ウエファー幾何学,エッジ排除,欠陥密度,生産量は300mm シリコンやSiCウエフラー費用や生産計画,設計最適化には不可欠です.
この記事では,ウエファーチップ数計算の原理を説明し,実用的な式を示し,半導体産業で使用される学術的出力モデルを紹介します.
ワッフルあたりチップの数を知ることは,次のことを決定するのに役立ちます.
製造コスト
生産量
ワッフル1個あたりの予想収益
梱包と試験要件
チップのサイズとレイアウトの設計トレードオフ
先進的なウエファでは,正確なチップ数推定が収益性とエンジニアリング決定に直接影響します.
ワッフルは円形ですが,チップは通常は四角形または長方形です.四角形が円を完璧にタイルすることはできませんので,辺付近の部分的なチップは捨てられます.したがって,使用可能なウエフの面積は,ウエフの総面積よりも常にわずかに小さい..
一般的に用いられる近似式は:
N ≈ (π × D2) / (4 × A) - (π × D) /sqrt(2 × A)
どこに:
N = 全型マースの推定数
D = ワッフル直径
A = チップ面積
最初の項は,エッジを無視した理想の数を推定し,第2項はエッジ損失を修正します.
製造者は,リトグラフィーの歪み,パターンの不安定性,または結晶の縁の欠陥のために,エッジ除外として知られる,ウエファーエッジの近くで使用されないリングを残します.
典型的な縁の排除値:
300mm Si ワッフル: 3~5mm
SiCウエーファー: 5~10mm
効果的なワッフル直径は次のようになります.
D_eff = D - 2 × E
辺の除外です.
与えられた:
ワッフル直径: 300 mm
エンド除外: 3mm
チップサイズ: 15 mm × 15 mm
チップ面積:A = 225 mm2
ステップ1: 切切直径
D_eff = 300 - 2 × 3 = 294 mm
ステップ2: 公式に接続
N ≈ (π × 2942) / (4 × 225) - (π × 294) / sqrt ((2 × 225)
ステップ3: 値を計算する
1項: (π × 2942) / 900 ≈ 301
2項目: (π × 294) / sqrt ((450) ≈ 27.5
N ≈ 301 - 27.5 ≈ 274 チップス
274 枚 の チップ を 含ん で いる と も,すべて の チップ が 正しく 機能 する こと は でき ませ ん.微小 の 微小 の 微小 な 傷 や 格子 の 不完全 な 部分 の よう な 欠陥 が 生産 を 低下 さ せる の です.
産出モデルでは,エンジニアが 1 つのウエファーごとに使えるチップを推定することができます.
Y = e^(-A × D0)
どこに:
Y = 収益性
A = チップ面積 (cm2)
D0 = 欠陥密度 (cm2あたりの欠陥)
このモデルはランダムな独立した欠陥を仮定し,出力の下限を提供します.
Y = ((1 - e^(-A × D0)) / (A × D0)) 2
欠陥のクラスタリングは 攻撃性が低い
Y = (1 + (A × D0)/α) ^(-α)
ここでαは欠陥クラスタリングを定量化します
仮説として
A = 0.225cm2
D0 = 0.003 欠陥/cm2
ポイスンモデル:
Y ≈ e^(-0.225 × 0.003) ≈ 0.9993
リアルな98%の生産性のために,使用可能なチップは:
N_good ≈ 274 × 0.98 ≈ 268チップ
ワッファーの弓,曲線,または厚さの変化
リトグラフィーの縁規則
欠陥ホットスポット
レティクルサイズ制限
複数のプロジェクト用ウエフラー
デイ・アスペクト比
製造機はしばしば チップマップを作成し テスト後に合格するか失敗するかを示します
チップ面積が増加するにつれて 生産量は指数関数的に減少します
小型のチップ → 欠陥の可能性が低い → 生産量が高い
より大きな電源装置 → より少ない出力 → より高いコスト
SiCのような広帯域材料では,欠陥密度が主なコスト要因である.
円盤にどれだけのチップが 収まるかを計算するには 几何学,材料科学,確率論を組み合わせます
主要な要因
ワッフル直径と縁を除く
チップ面積と配置
欠陥密度とクラスタリング
これらの原理を理解することで エンジニアや購入者は ウェーバーの性能を予測し 費用を推定し 設計を最適化できます ウェーバーのサイズが増加し SiC のような高度な材料が使用されるにつれて精度の高いチップ数と 生産率予測は さらに重要になります.
